Normas de codificación y modelado en VHDL

6)Normas de codificación y modelado en  VHDL
En el presente apéndice se muestran una serie de reglas de codificación y modelado.
Este tipo de reglas deberían ser implantadas en todos los equipos de diseño que
pretendan realizar diseños industrialmente. Las reglas mostradas son desde ideas muy
sencillas (uso ordenado de mayúsculas y minúsculas, espaciado de las distintas
secciones del texto, etc) hasta aspectos más relacionados con la naturaleza del VHDL
(uso de unas sentencias en lugar de otras, organización de los ficheros etc).
Estas reglas nunca se deben considerar como una imposición, sino simplemente como
una serie de ideas que puedan ayudar a tomar determinadas decisiones a la hora de
organizar un equipo de diseño.
Como el VHDL es un lenguaje formal (como el C o el Pascal), muchas de las reglas, en
cuanto a estilo se refiere, están inspiradas en las que usan los programadores. Asimismo,
al ser el VHDL un lenguaje que es usado para la simulación de hardware o incluso para
la síntesis del mismo, estas reglas se verán afectadas por ello.
espero que te aya gustado y hasta luego¡¡¡